MRI梯度柜：用于降低母线噪声的低ESL电容器

MRI梯度柜：用于降低母线噪声的低ESL电容器

抽象

磁共振成像梯度机柜内设有电压为 1,000 V 至 2,000 V 的母线，其切换速度仅需几十纳秒，旁边是分辨率为微伏级的电流检测型模数转换器 (ADC)。几皮法的杂散电容即可将母线边缘转换为数百毫安的位移电流。本文给出了耦合模型、共模到差模的转换、四种机柜陷波器、五个设计步骤以及将耦合噪声控制在 0.2 V 以下的电容数据。

1. 引言

磁共振梯度机柜将1,000V至2,000V的母线、开关转换器、电流检测型模数转换器和光接收器集成在一个金属外壳内。母线的开关频率为20kHz至50kHz，边沿速率为数十kV/µs。传感板的分辨率可达微伏级。

杂散电容将两个畴耦合在一起。母线和信号走线之间几皮法的电容会在每个开关边沿注入位移电流。其中一个边沿就足以使ADC输入饱和，随后出现的条纹伪影就会出现在图像中。

大多数机柜设计都依靠经验来解决这个问题。工程师们会添加一层编织屏蔽层，将其一端接地，然后进行测试。耦合电容、位移电流和模式转换等参数无法量化，因此线束需要反复修改，EMC测试日期也一再推迟。

本文给出了母线到电路耦合的测量模型、共模和差模分离、四个机柜陷波器、五个抑制步骤以及首次通过 IEC B 级测试结果的电容器数据。

2. 核心机制

2.1 耦合电容和位移电流

母线和信号线形成一个寄生电容 C_stray。母线电压变化时，该电容会产生位移电流流入敏感节点。该节点对地呈现输入阻抗 Z_in。

i_c = C_stray · dV_bus/dt

其中 i_c 为位移电流（单位：安培），C_stray 为杂散电容（单位：法拉），dV_bus/dt 为母线电压转换速率（单位：伏特/秒）。

V_noise = i_c · Z_in

其中 V_noise 为输入噪声电压，i_c 为位移电流，Z_in 为敏感节点的输入阻抗。

这些数字很容易理解。1,500V 的总线，100ns 的边沿，转换速率为 1.5×10¹⁰V/s。10 皮法的输入阻抗为 10kΩ，输出电压为 1.5V。这远远高于 ADC 几毫伏的极限值，因此输入信号在每个边沿都会锁存。

2.2 共模到差模转换

注入噪声后，噪声会分解为共模部分 V_cm 和差模部分 V_dm。共模噪声同时出现在信号线及其回流线路上。不平衡阻抗会将其转换为差模噪声。

V_dm = V_cm · (Z_2 − Z_1) / (Z_2 + Z_1 + Z_g)

其中 V_dm 为差模噪声，V_cm 为共模噪声，Z_1 和 Z_2 为两个输入端的线对地阻抗，Z_g 为地阻抗。

Z_1 和 Z_2 之间 10% 的阻抗失配会将 10V 的共模噪声转换为 0.5V 的差模噪声。电缆长度和接地差异会导致这种阻抗失配在实际机柜中成为正常现象。共模扼流圈和 Y 电容必须成对工作。

2.3 屏蔽传输阻抗

屏蔽层并不能消除耦合。它会在屏蔽层上的电流和内导体上的电压之间增加一个传输阻抗 Z_t。

Z_t = R_s + jωL_s

其中 Z_t 为传输阻抗（单位：欧姆），R_s 为屏蔽电阻，L_s 为屏蔽电感，ω 为角频率 (2πf)。

在 50 kHz 时，电阻项占主导地位；在 500 kHz 时，电感项占主导地位。单点接地会阻断电场耦合，但对低频磁场没有影响。两点接地会形成回路。从噪声频段选择接地方案，并在每个屏蔽层断点处放置一个 Y 型电容。

2.4 局部放电作为第二噪声源

存在空隙或污染的母线在长期dV/dt应力作用下开始放电。放电脉冲在几纳秒内上升，其频谱可达数百兆赫兹。它通过相同的杂散电容路径进入信号链。

q = ∫ i_pd dt

其中 q 为表观放电电荷量（单位：皮库仑），i_pd 为放电电流脉冲（单位：毫安），t 为时间（单位：纳秒）。

经过筛选，N4700 器件在额定电压的 1.5 倍下放电率为 5 pC，可使该路径保持安静，并且在现场使用 8,000 小时后，放电水平仍保持在 3 pC 以下。

图 1 — ADC 输入端的噪声随杂散电容线性增加，因此 1,500V 的总线边沿通过 10pF 电容会产生 1.5V 的噪声，而限制值为 0.15V。

3. 工程痛点

痛点一：杂散电容难以预测

3T平台仿真结果显示，母线与电流检测板之间的电容为28 pF。电缆弯曲后的测量结果为67 pF。噪声电压达到设计值的2.4倍，ADC最低有效位以固定周期抖动。

机柜几何结构使得这种情况属于正常现象。铜条、连接器和不均匀的PCB间隙会导致电容C_stray从几个皮法到几百皮法不等，而且这种变化没有简单的规律。请测量组装好的机柜，然后重新计算。

痛点二：仅靠防护罩只能部分减弱辐射。

一个项目将传感电缆用金属编织层包裹，并将一端接地。50 kHz 基频下降了 10 dB。500 kHz 振铃分量仅下降了 2 dB，因为屏蔽层与导体之间的电容仍然允许高频电流通过，图像中仍然存在条纹伪影。

痛点3：Y电容器的选择忽略了医疗限制

母线和机箱之间的通用Y2元件漏电1.2mA。患者漏电保护装置触发，该元件在2kV浪涌电压下失效，导致系统关机。医用Y1电容器符合IEC 60384-14标准，漏电低于0.5mA，额定浪涌电压为5,000V AC。

痛点 4：三个轴共用一个机箱

X、Y 和 Z 轴梯度母线、射频发射电缆和接收链路共用一个机柜和一个底盘接地。在 7T 平台上，X 轴切换会在 Y 轴传感电路上产生同步尖峰，并将 Z 轴前置放大器的噪声基底提高 3 dB。

4. 设计步骤

策略一：设定间距规则并添加固定隔断

母线与敏感线路之间保持至少 50 毫米的距离，并在两者之间放置接地的金属隔板。将隔板在多个点与机箱连接，使其起到法拉第笼的作用，从而将杂散电容 C_stray 降低约一个数量级。隔板与母线之间留有间隙，以避免磁场集中导致放电起始电压降低。

策略二：在输入端安装一个低静电放电去耦电容

放置一个 HVCT8G 将 100 pF / 2 kV 的 N4700 器件从 ADC 输入端连接到模拟地。其低等效串联电阻 (ESL) 和低损耗因子为位移电流提供了较短的回流路径。该器件在 100 MHz 以下保持低阻抗，耦合噪声从 1.5 V 降至 0.15 V 以下。

策略 3：添加一个医用级 Y 电容器用于共模滤波

在母线和机箱之间，以及母线和保护地之间安装一个 Y1 安全电容，其容量范围为 100 pF 至 4.7 nF。Y1 电容的漏电流低于 0.5 mA，可承受 5,000 V 交流浪涌电压，绝缘电阻高于 10 GΩ。它能在共模电流到达信号地之前将其返回机箱。

策略四：在电缆入口处增加共模扼流圈和RC滤波器。

在传感电缆与PCB板连接处串联一个共模扼流圈。然后，在其后串联一个由N4700电容和……构成的差分RC滤波器。 HVR-BSP 电阻器。扼流圈阻隔共模干扰，RC网络消除差分残余干扰。低于50 ppm/°C的温度系数可确保滤波器在45°C至75°C的机柜温度范围内保持稳定。

策略五：分割阵地，然后集中攻击某一点

将电源地、模拟地、数字地和机箱地分开，通过Y型电容和磁珠连接，并将设备接地到星形连接点。这样可以阻断接地回路，并将高频电流限制在其自身区域内。星形连接点处的低静电放电（ESL）N4700器件用于抑制局部电压阶跃。

策略 6：筛查局部放电并通过现场模拟进行验证

要求对每个电容器进行 100% 局部放电 (PD) 测试，测试条件为 5 pC 和额定电压的 1.5 倍，并提供阻抗-频率特性报告。在设计阶段运行三维电场仿真，提取杂散电容 (C_stray) 矩阵，并将其与电容器模型相结合，以设定每个敏感节点的噪声限值。保留 20 dB 的裕量。

组件参数	典型值	测试条件
额定电压（HVCT8G系列）	10 kV DC	高压1.5倍，持续60秒
电容量	4700 pF ±20% (472M)	1 MHz，1 V rms
1 MHz 下的 ESR	低于 50 mΩ	-
回路电感（E40弦）	低于 8 nH	端子间距 40 毫米
绝缘电阻	在 500 V 直流电压下，电阻大于 10 GΩ	25℃，60%相对湿度
温度范围	−40 °C 至 +125 °C	IEC 60068-2系列
脉冲dv/dt能力	高于 50 kV/µs	额定电压

5. 此机柜的高压电容器

当回流路径保持较短且安全屏障符合规范时，耦合噪声会降低。HVC 建造 I 类安全屏障。 N4700 第一项工作所需的零件和第二项工作所需的 Y1 安全零件，电压范围从 1 kV 到 150 kV。

这里需要考虑的六个参数

• ESL 低于 18 nH。HVCT8G 和 HVCT9G 轴向引线系列在 100 MHz 以上保持较低的去耦阻抗，因此位移电流返回地而不是进入 ADC。
• DF低于0.1%。去耦部分的损耗在50 kHz时转化为热量，低损耗因子使该部件在密封机柜中保持低温。
• 在额定电压的1.5倍下，PD低于5 pC。全屏蔽设计可防止母线放电脉冲进入信号链，并使放电水平在8,000小时内保持稳定。
• Y1 安全电容器。100 pF 至 4.7 nF，漏电流低于 0.5 mA，5,000 V AC 浪涌额定值，共模返回机箱的绝缘电阻高于 10 GΩ。
• 协调部件。 HVRGHP采样电阻器, HVR-BSP 以及BOP厚膜部件， 薄膜电容器 对于直流链路纹波路径，以及 快速恢复二极管 用于母线尖峰夹紧的部件可以作为一套订购，用于机柜 EMC 构建。
• 与一线品牌交叉参考。HVC部件符合以下电气参数和可靠性指标： 日前，Vishay 715C/660R、AVX HP/HW/HK、Murata DHR/DHS 和 TDK D 系列。

交付和支持

标准件发货周期为 4-8 周，定制件发货周期为 6-10 周。HVC 应用工程团队支持机柜 EMC 仿真、噪声限制规划、Y 电容选型和 PD 筛选方案。

请提供母线电压、边沿速率、测量的耦合电容和EMC目标值。HVC将在五个工作日内返回包含PD数据、阻抗曲线和样品集的零件清单。

6. 常见问题

问题1：多少杂散电容才算过多？

限制因素来自ADC，而非电容本身。计算公式为：V_noise = C_stray · dV_bus/dt · Z_in。对于1,500V母线、100ns边沿和10kΩ输入阻抗，若要实现1.5V的噪声限制，则C_stray必须低于10pF。现场机柜在安装隔板前，C_stray的测量值通常在20pF到70pF之间，因此间距和屏蔽是首要考虑因素。

Q2：接地屏蔽层能解决这个问题吗？

仅在低频段有效。在一个项目中，屏蔽层接地后，50 kHz 基频下降了 10 dB，而 500 kHz 振铃仅下降了 2 dB。屏蔽层与导体之间的电容会通过高频电流，因此需要在屏蔽层断开处添加一个 Y 型电容，并在电缆入口处添加一个共模扼流圈。

Q3：为什么不使用大容量 Y 电容器来获得更大的衰减？

漏电流决定了器件性能的上限。医用级 Y1 器件的漏电流必须低于 0.5 mA，而较大的电容值会增加漏电流以及到达患者电路的存储能量。电容值应控制在 100 pF 到 4.7 nF 范围内，其余的衰减则使用共模扼流圈来实现。

Q4：去耦电容应该放在哪里？

尽可能靠近ADC输入引脚，并尽可能缩短返回模拟地的线路长度。引线长度会增加电感：每增加10毫米引线长度，电感大约增加8纳亨，而8纳亨在100兆赫兹时会达到5欧姆。这种电感会抵消掉大部分100皮法电容带来的优势。

Q5：如何在一个机柜中实现三个渐变轴的接地？

将地线分开。电源地、模拟地、数字地和机箱地分别独立连接，用磁珠和Y型电容连接，并将设备接地到星形接地端。这样可以确保50 kHz母线电流在电源区内，并防止X轴开关干扰Y轴传感电路。

Q6：哪些检查可以确认实际机柜上的修复情况？

由于仿真无法模拟电缆弯曲，因此需要在组装后测量耦合电容。记录ADC最低有效位抖动，然后使用电流探头比较传感电缆上的50 kHz和500 kHz分量。目标是在EMC测试日期之前，使抖动值比ADC限值高出20 dB。

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11. HVC应用工程团队 高压陶瓷电容器 技术资源https://www.hv-caps.com