SiC/Si混合模块：用于非对称应力的缓冲电容器

SiC/Si混合模块：用于非对称应力的缓冲电容器

抽象

混合梯度模块在同一直流母线上运行一个SiC MOSFET和一个Si IGBT。SiC芯片的开关速度大约是Si IGBT的五倍，因此其旁边的缓冲电容在每个循环中吸收的电流、电压和热量都更多。来自123个模块的HVC现场数据显示，SiC侧的故障率是Si侧的4.2倍。本文给出了应力模型、四个布局和时序陷阱，以及平衡两侧的六个步骤。

1. 引言

梯度放大器制造商通常将碳化硅 (SiC) MOSFET 与硅 (Si) IGBT 集成在同一功率模块中。SiC 芯片可降低开关损耗并实现更快的梯度斜坡响应。Si 芯片则可降低模块成本。两个芯片共用一个直流母线、一个散热器和一个缓冲网络。

这两个芯片的开关速度并不相同。SiC芯片的导通电压/微秒可达50 kV/µs，关断电压/微秒可达100 kV/µs。而Si IGBT芯片的导通电压/微秒和关断电压/微秒分别接近10 kV/µs和30 kV/µs。每个周期，这种不匹配都会导致SiC侧的电容承受更大的电流和电压。

来自123个混合梯度组件的HVC现场数据显示了其成本。SiC侧缓冲电路的年故障率为0.8%，是Si侧年故障率0.19%的4.2倍。18个月后，三个组件烧毁，全部位于SiC侧。

本文给出了压力模型、扩大差距的布局和时间陷阱，以及使双方重新达到平衡的选择步骤。

2. 核心机制

2.1 开启不匹配和电流共享

导通时间差Δt_on决定了每个芯片所需的电流大小。导通速度较快的芯片会率先达到导通状态，并在导通期间独自承载负载。

Δi_share = V_bus · Δt_on / L_loop

其中 Δi_share 是快速芯片单独运行时的电流步长，V_bus 是直流母线电压，Δt_on 是两个芯片的开启时间差，L_loop 是换向回路的电感。

当 V_bus = 800 V 且 L_loop = 30 nH 时，电流阶跃约为 1.47 kA。SiC 芯片的导通时间为 25 ns，Si 芯片的导通时间为 80 ns，因此共享比达到 3.2。SiC 侧电容承载的纹波电流比 Si 侧电容高约 70%，其 ESR 损耗温度也高约 30 K。

2.2 两侧关断过电压

关断速度决定了缓冲电路必须吸收的过电压。更快的关断速度会导致回路电感的 dI/dt 值更高。

ΔV_off = L_loop · dI/dt

其中 ΔV_off 为关断时的过电压，L_loop 为回路电感，dI/dt 为开关边沿的电流斜率。

SiC 的关断电流为 10 kA/µs，而 Si IGBT 的关断电流为 3 kA/µs。在 30 nH 的电感回路中，SiC 侧承受约 300 V 电压，而 Si 侧仅承受 90 V 电压，两者之比为 3.3。一个 4.7 nF/30 kV 的陶瓷圆片电容器可以吸收这 300 V 的电压阶跃，并留下约 20 V 的残余电压，远低于介质裕量。

2.3 热耦合提高了局部放电率

两侧30 K的温差导致局部放电彼此分离。局部放电速率随温度呈指数变化。

f_PD ∝ exp(−Ea / kT)

其中 f_PD 为局部放电活动率，Ea 为介电材料的活化能，k 为玻尔兹曼常数，T 为绝对温度。

N4700 的活化能接近 1.5 eV，因此温度升高 30 K 会使 PD 速率提高约 5 倍。因此，SiC 侧电容老化速度更快，其 PD 分布的尾部也比 Si 侧更长。在额定电压的 1.5 倍下进行 5 pC 筛选，可以剔除 PD 速率高的器件，然后再进行出货。

2.4 当前不平衡系数

一个数字用来追踪这对夫妇的健康状况。

K_imb = i_share_SiC / i_share_Si

其中 K_imb 为电流不平衡系数，i_share_SiC 为 SiC 侧缓冲电路中的峰值电流，i_share_Si 为 Si 侧缓冲电路中的峰值电流。

匹配的模块的 K_imb 值介于 1.05 和 1.15 之间。通过 HVC 测量的混合模块的 K_imb 值接近 3.2，10 毫米的走线差异会使该值超过 5.0。

图 1 — 一个混合模块对 SiC 侧缓冲电路施加 300 V 过电压和 3.2 倍纹波电流，对 Si 侧施加 90 V 过电压。

3. 工程痛点

痛点1：两侧使用同一个零件编号

一些设计方案在两侧都使用了相同的电容。这导致硅侧电容过大，碳化硅侧电容过小。例如，一个3T梯度模块在碳化硅侧使用了X7R 4.7 nF/10 kV的电容，14个月后发生故障，烧毁了两个模块。碳化硅侧需要更高额定值的电容，例如4.7 nF/30 kV。

痛点二：不对称布局

走线长度决定回路电感，回路电感决定电感分配比。当两侧长度差超过 10 mm 时，K_imb 值会从 3.2 升至 5.0 以上。一个 5 T 的模块测量结果为 5.5，温升超过 110 °C。15 mm 的长度差导致 SiC 侧铜的温度比 Si 侧高 42 K。

痛点3：门控时序偏差

SiC 需要较短的米勒平台时间常数，约为 10 ns，而 Si IGBT 则为 50 ns。一个共享的栅极驱动电路无法同时驱动两者。一个 7T 的模块，其栅极偏斜为 35 ns，SiC 侧的过电压从 300 V 上升到 450 V，接近器件极限。

痛点 4：仅一侧具备温度感应功能

有些模块只检测硅侧结温，而忽略碳化硅侧。例如，一家医院的3T系统将其碳化硅结温维持在135°C，结果两年内损坏了四个模块。因此，每一侧都需要独立的传感器和独立的跳闸阈值。

4. 设计步骤

策略一：在每一侧安装不同的电容器

使用 4.7 nF/30 kV 的电容 N4700陶瓷圆片电容器 在SiC侧，峰值电压较高。在Si侧，使用2.2 nF/20 kV的电容。I类介质可将DF控制在0.1%以下，并在较高的纹波电流下保持较低的ESR发热。

策略二：将迹对称性保持在 2 毫米以内

绘制星形母线，使两个缓冲电容与直流母线的电气距离相同。保持走线长度差在 2 毫米以内。在 5T 改造项目中，仅此一步就将 K_imb 从 5.0 降至 2.8。

策略三：使用非感性栅极电阻器匹配时序

SiC栅极使用5Ω至10Ω的电阻，Si栅极使用15Ω至20Ω的电阻。较大的Si电阻值会降低IGBT的响应速度，并使两个边沿更加接近。可以使用厚膜低电感电阻，例如…… HVRGHP 将 ESL 保持在 50 nH 以下，将偏移保持在 5 ns 以内，并将 7 T 模块上的 SiC 侧过电压从 450 V 降低到 280 V。

策略 4：抑制自由轮路径中的反向恢复

适合 快速恢复二极管 在自由循环中，trr 低于 50 ns。S 因子大于 2 可保持恢复过程的平缓性。此步骤可将 SiC 侧反向恢复峰值降低约 60%。

策略五：分别试探并绊倒每一方

在两个芯片上都放置一个NTC热敏电阻，采样频率小于500毫秒。将SiC芯片的触发温度设置为115°C，Si芯片的触发温度设置为125°C。独立的保护机制可以防止单侧失控导致整个模块损坏。

策略 6：筛选局部放电现象并在模拟中验证

购买时需满足额定电压 1.5 倍时 5 pC 的 PD 限值。请索取混合模块的应力仿真报告。HVC 会在 LTspice 中构建双芯片模型，并在布局最终确定前报告每侧的电压和电流分配情况。

组件参数	典型值	测试条件
额定电压（HVCT8G系列）	10 kV DC	高压1.5倍，持续60秒
电容量	4700 pF ±20% (472M)	1 MHz，1 V rms
1 MHz 下的 ESR	低于 50 mΩ	-
回路电感（E40弦）	低于 8 nH	端子间距 40 毫米
绝缘电阻	在 500 V 直流电压下，电阻大于 10 GΩ	25℃，60%相对湿度
温度范围	−40 °C 至 +125 °C	IEC 60068-2系列
脉冲dv/dt能力	高于 50 kV/µs	额定电压

5. 用于混合梯度模块的HVC电容器

混合模块只有在两侧都配备与其自身应力相匹配的部件时才能保持平衡。HVC 在东莞一家占地 6,000 平方米的自有工厂内，使用 N4700 介质材料生产这两个部件，电压范围从 1 kV 到 150 kV。

这里需要考虑的六个参数

• DF低于0.1%。在高频高电压下，损耗角正切保持在0.1%以下，因此ESR发热保持在纹波电流的3.2倍以下。
• 额定电压高达 30 kV。SiC 侧可承受 300 V 关断阶跃电压和 450 V 故障瞬变电压，而不会进入介电极限。
• ESL 低于 10 nH。低引线电感可防止缓冲回路产生振铃，因此钳位电压保持在 20 V 残余电压附近。
• 在额定电压的 1.5 至 2 倍下，PD 低于 5 pC。紧密的屏蔽层缩短了 SiC 侧的 PD 尾部，并减缓了介质老化。
• 协调的组成部分。 HVCT8G 螺钉端子电容器, HVR-BSP 厚膜电阻器HVRGHP 栅极电阻器和 HVD 二极管可以作为一套订购，用于缓冲电路、栅极驱动电路和续流回路。
• 与一线品牌交叉参考。HVC部件符合以下电气参数和可靠性指标： 日前，Vishay 715C/660R、Murata DHR/DHS 和 AVX HP/HK，并用于医疗成像 OEM 的大规模梯度模块生产。

交付和支持

标准件的交货周期为 4 至 8 周，配套件的交货周期为 6 至 10 周，而上述品牌通常需要 20 至 30 周。差异化套装的交货周期较短，因为两种规格均来自同一种粘合剂和同一条生产线。

请提供模块拓扑结构、两个芯片的零件编号、总线电压和负载曲线。HVC 将在五个工作日内返回一对匹配的电容器，并附上零件编号、开关频率下的损耗因子 (DF) 和等效串联电阻 (ESR) 数据、应力仿真报告以及两件样品评估套件。

6. 常见问题

Q1：为什么SiC侧缓冲电路会首先失效？

因为电流应力和热应力都集中在这一侧。SiC芯片的导通时间为25纳秒，Si芯片为80纳秒，因此共享比例为3.2，纹波电流高出约70%。ESR损耗与电流的平方成正比。此外，同一侧的温度也高出约30K，这使得局部放电率提高了约五倍，并加速了老化。

Q2：我可以在两侧使用同一个电容值吗？

只有当硅侧设计过剩时才会出现这种情况。碳化硅侧需要 30 kV 的额定电压才能承受 300 V 的关断电压并留有余量，而硅侧通常承受约 90 V 的电压，并且只需 20 kV 的器件即可工作。如果使用相同的器件编号，要么会导致碳化硅侧的余量不足，要么会增加硅侧的成本。

问题3：布局有多重要？

它决定了回路电感，从而决定了电流分配。10毫米的走线长度差异使现场数据中的K_imb值从3.2增加到5.0以上，而15毫米的差异则使SiC侧铜的温度升高了42K。星形母线可以将差异控制在2毫米以内，使一个5T模块的K_imb值恢复到2.8。

Q4：每一侧应该使用多大的栅极电阻？

SiC栅极使用5 Ω至10 Ω的电阻，Si栅极使用15 Ω至20 Ω的电阻。较大的Si电阻值会减缓IGBT的边沿，从而使两个芯片达到相同的开关瞬态。采用低ESL厚膜器件后，时序偏差保持在5 ns以内，SiC侧过电压从450 V降至280 V。

Q5：如何设置部分放电屏幕级别？

将电压设置为额定电压的 1.5 倍时，设置 5 pC 值，而不是传统的 10 pC 值。SiC 侧的局部放电分布具有更长的尾部，因此宽松的筛选条件会放过那些早期就会发生漂移的单元。对两个值都进行 5 pC 的全面检查，可以使两侧在整个使用寿命期间的老化行为更加接近。

Q6：我如何知道双方在该领域仍然保持平衡？

分别测量两个电容器的结温，并在同一趋势图上比较两个电容器的温度。如果温度差增大，则表明布局存在偏差，或者其中一个电容器老化速度更快。由于SiC侧的DF值升高是电路不平衡的首要可测量迹象，因此应在年度维护周期内增加PD或ESR检查。

7。 参考

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11. HVC应用工程团队 高压陶瓷电容器 技术资源https://www.hv-caps.com